電子デバイス産業新聞(半導体産業新聞)
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文系出身者のための『1日で分かる半導体プロセス教室』
―― 顧客と円滑なコミュニケーションができるように ――

  開催日
2017年9月7日(木)開催 9:30~18:00
  会場
富士ソフトアキバプラザ6F セミナールーム1
  主催
電子デバイス産業新聞
  参加費
32,000円+税/1名(テキスト、食事・飲物付)
  申込締切
9月6日(水)
半導体の理論や原理を学ぶためのビギナー講座ではありません。ビジネスにとって一番必要となる、顧客との円滑なコミュニケーションを行うための半導体講座です。本セミナーでは、半導体プロセスで使用する基本用語を、可能な限り覚えていただきます。英会話と同じで、基本用語さえ大まかに理解していれば、会話は思いのほか、スムーズに進めることができます。ただ用語解説ばかりでは味気ないので、トランジスタ動作やプロセス処理・装置、およびプロセス・フローの解説を噛み砕いた表現で行いますので、そこに盛り込まれた基本用語を覚えてください。

 
ご提案:解説は極力、噛み砕いた表現で行うよう努めますが、真っ白なままでのご参加は受講効果が薄いと思われます。ほとんど理解できなくても構いませんので、半導体プロセス関連の入門書を一冊読み終えてからご参加されることをお勧めします。
■ プログラム
第1部 トランジスタ周りの名称と役割りを覚えましょう
9:30~10:40(70分)
CMOSロジックに見るトランジスタ構造と役割り
  ―― 四つの言葉でトランジスタ構造を攻略しましょう ――
電子デバイス産業新聞 松下 晋司
10:40~12:00(80分)
主要デバイスのトランジスタ動作をもう少し詳しく
  ―― ロジックとメモリ(DRAM、フラッシュ)について ――
エスアンドエスセミコン(元㈱日立製作所 半導体事業部) 川本 洋
12:00~12:50 ランチ+名刺交換会
第2部 ウェハと主要プロセス&装置の名称と役割りを覚えましょう
12:50~14:50(120分)
<半導体製造プロセス>
  半導体製造プロセスは、なんのためにあるのでしょうか
     ―― なぜウェハを大口径化し、なぜ高額な装置を導入するのか ――
<Si(シリコン)ウェハ>
  半導体を作り込む「シリコン・ウェハ基板」
     ―― なぜSi/円形/大口径化など、ウェハの役割り ――
<洗浄>
  半導体製造の大敵:ゴミを徹底的に排除する
     ―― ウェハにゴミが付着するとどうなる ――
<成膜>
  導電膜や絶縁膜などをウェハ全面に形成する
     1.熱を利用して酸化膜(SiO2膜)を形成する
       ―― 大量に処理するバッチ式とウェハ一枚づつ処理する枚葉式 ――
     2.熱やプラズマによるガス反応を利用して成膜するCVD(Chemical Vapor Deposition)
     3.金属の塊が砕け、飛び散って付着するスパッタリング(PVD:Physical Vapor Deposition)
     4.多層配線工程で使用するCu(銅)電解めっき
<リソグラフィ(露光)>
  (エッチングで)加工したくない領域をレジストでブロックする「パターニング」
     ―― リソの仕組みと役割・様々な手法/マスク・レジスト・現像・アッシングも踏まえて ――
<エッチング>
  レジストでブロックされていない領域を削り取り、ウェハ全面に形成した膜を様々な形状に加工
<イオン注入・熱処理>
  ヒ素やリン、ボロンの不純物を注入し活性化する「 イオン注入・アニール工程 」
     1.シリコン・ウェハに特定の電気特性を持たせる
     2.半導体素子(トランジスタ)の性格付けを行う(n型、p型)
<平坦化>
  リソグラフィ(露光)のために、成膜後の表面は常に凹凸なしにする
     ―― CMP(Chemical Mechanical Polishing:化学機械研磨) ――
        凹凸のある形成膜の表面を、Chemical(化学研磨剤)やパッドなどを使って、Mechanical(機械的に)Polishing(削って)平坦化
<半導体ファブ(工場)>
  半導体ファブ内の装置レイアウトは
     ―― 装置配列はプロセス順ではなく、ベイという考え方 ――
第2部担当:エスアンドエスセミコン(元㈱日立製作所 半導体事業部) 川本 洋
14:50~15:10 コーヒーブレイク
第3部 紙芝居で見る半導体製造プロセス・フロー
15:10~18:00(170分)
PartⅠ
  ウェハ前処理工程Ⅰ『 フロントエンド・プロセス 』
    CMOSロジックのトランジスタが形成されるまで

     ―― 主要6ブロックを紙芝居で見る ――
       素子分離、ウェル形成、ゲート形成、サイドウォールとソース/ドレイン形成、シリサイド化、Wプラグ形成の6工程
PartⅡ
  ウェハ前処理工程Ⅱ『 バックエンド・プロセス  』
    CMOSロジックの多層配線が形成されるまで

     ―― Al多層配線とCu多層配線 ――
       加工してから埋め込むAl配線と埋め込んでから加工するCu/low-k配線
PartⅢ
  後工程『 パッケージング・プロセス 』
    出来上がったLSIをパッケージする

     ―― パッケージングの役割りと組立工程、そして出荷へ ――
第3部担当:電子デバイス産業新聞 松下 晋司
*講演タイトル、講演者は都合により変更することがありますので、ご了承ください。
※本セミナーは2017年5月31日開催「ビギナー半導体/春講座」文系出身者コースの再演です。
■ セミナー概要
  開催日
2017年9月7日(木)開催 9:30~18:00
  参加費
32,000円+税/1名(テキスト、食事・飲物付)
  会場
富士ソフトアキバプラザ6F セミナールーム1
  主催
電子デバイス産業新聞 J30
申込み
■ お申込み後の流れ
  申込み確認次第、参加証・請求書をご郵送させて頂きます。
  お支払いは、請求書がお手元に届いてからのお手続きで問題ございません。
■ キャンセルについて
  開催日前日50%、当日100% のキャンセル料を申し受けます。ご了承下さい。
  ご欠席の方につきましては後日、配布資料等お送り致します。
■問い合わせ先
○ 産業タイムズ社 事業開発部
    FAX:03-5835-5494 TEL:03-5835-5894
    Email:pd@sangyo-times.co.jp