産業タイムズ社
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セミナー
ビジネス人のための
「ビギナー半導体」
―― 顧客と円滑なコミュニケーションができるように ――

  配信期間
2024年6月1日(土)~6月30日(日)まで
  参加費
文系出身者コース:33,000円(税込)/1名
総合基本コース:33,000円(税込)/1名
両日受講コース:56,100円(税込)/1名(特別価格)
※全コースとも資料ダウンロード付
  主催
電子デバイス産業新聞
■ 受講コース紹介

多数のお申込みありがとうございました。




全コースとも、半導体の理論や原理を学ぶためのビギナー講座ではありません。ビジネスにとって一番必要となる、顧客との円滑なコミュニケーションを行うための半導体講座です。

<文系出身者コース>
 文系出身者コースでは、半導体プロセスで使用する基本用語を、可能な限り覚えていただきます。英会話と同じで、基本用語さえ大まかに理解していれば、お客様との会話は思いのほか、スムーズに進めることができます。用語解説だけでなく、トランジスタ動作やプロセス処理・装置、およびプロセス・フローの解説を噛み砕いた表現で行いますので、そこに盛り込まれた基本用語を覚えてください。

<総合基本コース>
 大まかな基本用語が分かる方々に適したコースです。半導体をつくる工場の特徴からフロント/バックエンド工程、およびパッケージング工程を専門家の方々が解説します。講演では基本のみならず、先端技術についても言及します。また今年度の半導体産業の動向を探るビジネス・テーマも設けています。
<両日受講コース>
 より理解度を深めたい方々に、お勧めのコースです。初日に基本用語を覚え、二日目で最先端の動向まで知識を広げることができます。


■ プログラム
「文系出身者コース」
第1部 トランジスタ周りの名称と役割りを覚えましょう(約120分)
トランジスタの基本的な動作と役割
  ―― 半導体とは何か、n型とp型の違い、ダイオードとトランジスタの基礎をキーワードで理解しましょう ――
デバイス別のトランジスタをもう少し詳しく
  ―― ロジック/SoC、メモリー、パワー半導体のトランジスタ構造・動作原理・役割を解説します ――
第1部担当:(株)産業タイムズ社 電子デバイス産業新聞 編集委員(事業開発部 部長)甕 秀樹
第2部 ウェハと主要プロセス&装置の名称と役割りを覚えましょう(約120分)
<半導体製造プロセス>
  半導体製造プロセスは、なんのためにあるのでしょうか
     ―― なぜウェハを大口径化し、なぜ高額な装置を導入するのか ――
<Si(シリコン)ウェハ>
  半導体を作り込む「シリコン・ウェハ基板」
     ―― なぜSi/円形/大口径化など、ウェハの役割り ――
<洗浄>
  半導体製造の大敵:ゴミを徹底的に排除する
     ―― ウェハにゴミが付着するとどうなる ――
<成膜>
  導電膜や絶縁膜などをウェハ全面に形成する
     1.熱を利用して酸化膜(SiO2膜)を形成する
       ―― 大量に処理するバッチ式とウェハ一枚づつ処理する枚葉式 ――
     2.熱やプラズマによるガス反応を利用して成膜するCVD(Chemical Vapor Deposition)
     3.金属の塊が砕け、飛び散って付着するスパッタリング(PVD:Physical Vapor Deposition)
     4.多層配線工程で使用するCu(銅)電解めっき
<リソグラフィ(露光)>
  (エッチングで)加工したくない領域をレジストでブロックする「パターニング」
     ―― リソの仕組みと役割・様々な手法/マスク・レジスト・現像・アッシングも踏まえて ――
<エッチング>
  レジストでブロックされていない領域を削り取り、ウェハ全面に形成した膜を様々な形状に加工
<イオン注入・熱処理>
  ヒ素やリン、ボロンの不純物を注入し活性化する「 イオン注入・アニール工程 」
     1.シリコン・ウェハに特定の電気特性を持たせる
     2.半導体素子(トランジスタ)の性格付けを行う(n型、p型)
<平坦化>
  リソグラフィ(露光)のために、成膜後の表面は常に凹凸なしにする
     ―― CMP(Chemical Mechanical Polishing:化学機械研磨) ――
        凹凸のある形成膜の表面を、Chemical(化学研磨剤)やパッドなどを使って、Mechanical(機械的に)Polishing(削って)平坦化
<半導体ファブ(工場)>
  半導体ファブ内の装置レイアウトは
     ―― 装置配列はプロセス順ではなく、ベイという考え方 ――
第2部担当:(株)産業タイムズ社 電子デバイス産業新聞 松下 晋司
第3部 紙芝居で見る半導体製造プロセス・フロー(約170分)
PartⅠ
  ウェハ前処理工程Ⅰ『 フロントエンド・プロセス 』
    CMOSロジックのトランジスタが形成されるまで

     ―― 主要6ブロックを紙芝居で見る ――
       素子分離、ウェル形成、ゲート形成、サイドウォールとソース/ドレイン形成、シリサイド化、Wプラグ形成の6工程
PartⅡ
  ウェハ前処理工程Ⅱ『 バックエンド・プロセス  』
    CMOSロジックの多層配線が形成されるまで

     ―― Al多層配線とCu多層配線 ――
       加工してから埋め込むAl配線と埋め込んでから加工するCu/low-k配線
PartⅢ
  後工程『 パッケージング・プロセス 』
    出来上がったLSIをパッケージする

     ―― パッケージングの役割りと組立工程、そして出荷へ ――
第3部担当:(株)産業タイムズ社 電子デバイス産業新聞 松下 晋司
「総合基本コース」
半導体はどんな工場で作られる?(約60分)
  ―― 半導体製造に不可欠なクリーンルームやファシリティの特徴を解説 ――
(株)産業タイムズ社 特別顧問 小林 俊英
『 トランジスタ 』はどのようにして作る(前工程:フロントエンド・プロセス)(約90分)
  ―― 90~65nmノード対応のトランジスタ形成、 そのプロセス技術と必要な装置・材料 ――
ルネサスエレクトロニクス(株)
生産本部 デバイス開発統括部 基盤デバイス開発部
齋藤 賢治 氏
『 多 層 配 線 』はどのようにして作る(前工程:バックエンド・プロセス)(約90分)
  ―― Al多層配線とCu/low-k多層配線 そのプロセス技術と必要な装置・材料 ――
ルネサスエレクトロニクス(株)
 生産本部 プロセス生産技術統括部 プロセス成膜技術部 成膜開発課
課長 村中 誠志 氏
『 パッケージ 』はどのようにして作る(後工程:パッケージング・プロセス)(約100分)
  ―― コンベンショナルパッケージ~先端パッケージ ――
半導体デバイスの進化を担うWLCSP、FOWLP、TSV等の最新パッケージング技術
  ―― さらなる高集積化・高機能化・高性能化を確保するためにパッケージ形態が変貌する ――
ルネサスエレクトロニクス(株) Global Packageing and Assembly Division
シニアプリンシパルスペシャリスト 馬場 伸治 氏
2024年の半導体産業動向(約60分)
(株)産業タイムズ社 電子デバイス産業新聞 副編集長 浮島 哲志
■ お申込み後の流れ
  申込み確認次第、参加証・請求書をご郵送させて頂きます。
  お支払いは、請求書がお手元に届いてからのお手続きで問題ございません。

※お申込みいただいた後、事務局よりお申込み受付完了メールを送らせていただきます。
 そのメールにてURL、アクセスコード等をご連絡させていただきます。
 メールがお手元に届くまで、1~2日程度を要する可能性がありますので、ご了承ください。
■問い合わせ先
○ 産業タイムズ社 事業開発部
    TEL:03-5835-5894 FAX:03-5835-5497
    Email:pd@sangyo-times.co.jp

現在弊社ではリモートワークを導入しております。
ご不便をおかけいたしますが、お問い合わせにつきましては、なるべくメールでのご連絡をお願いいたします。

弊社の企画及びタイトルに類似し、同一の講師を用いたセミナーに関して、無断の開催はお控えください。